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本期求职笔试题目来源大疆硬件逻辑岗,共3道多选题,涉及知识点包含:SoC可测性设计、如何降低功耗、亚稳态等。
26、以下哪些活动是属于DFT的内容( )(多选题)
这里的DFT可不是离散傅里叶变换(Discrete Fourier Transform)的缩写,而是可测性设计(Design for Testability)的缩写。可测性设计是一种集成电路设计技术,它将一些特殊结构在设计阶段植入电路,以便设计完成后进行测试。电路测试有时并不容易,这是因为电路的许多内部节点信号在外部难以控制和观测。通过添加可测试性设计结构,内部信号可以暴露给电路外部。在设计阶段添加这些结构虽然增加了电路的复杂程度,看似增加了成本,但是往往能够在测试阶段节约更多的时间和金钱。DFT测试和我们所熟知的功能性测试对比如下。
SoC芯片的DFT对Std Cell,Mem,I/O有不同的测试手段。1. 边界扫描测试:Boundary Scan Test测试目标是IO-PAD,利用JTAG接口互连以方便测试。(很多可编程器件中都会有JTAG接口,我们往往只知道它们可以用于下载,其实还可以实现不同芯片之间的互连,可以形成整个系统的可测试性设计),所以A选项正确。模拟IP的关键功能,可以开发BIST设计。一般情况,BIST造成系统复杂度大大增加。Memory IP一般自带BIST,简称MBIST,所以D选项正确。SCAN技术,也就是ATPG技术。与边界扫描测试的区别,是内部移位寄存器实现的测试数据输入输出。测试目标是Std-Logic,即标准单元库。(扫描测试和边界扫描,不是一个概念。需要区别对待。内部的触发器,全部要使用带SCAN功能的触发器类型)。我们所说的DC SCAN(Normal Scan Test) 即慢速测试,测试频率是10MHz~30MHz,AC SCAN 也就是At-Speed SCAN(Fast Scan Test)即实速测试,测试频率与芯片真实工作频率是一样的,所以B选项和C选项正确。70年代到1995年这段时间里,由于芯片的工作频率很低只有20MHz~100MHz,SCAN测试只有DC SCAN,我们就能捕捉到所有Std-Logic的制造缺陷。但是1995年以后,测试科学家和工程师发现通过DC SCAN测试没有缺陷的芯片在高工作频率下使用会有问题。其根本原因是随着制造工艺向深亚微米迈进,芯片的工作频率也提高到200MHz~1GHz,原来的SCAN测试方法和模型不再能捕捉到所有的Std-Logic的制造缺陷。27、随着IC电路设计工艺的进步,漏电功耗占比越来越大,不考虑温漂的影响,以下哪些技术能够用于降低漏电功耗?( )(多选题)解析:本题目主要考察了IC设计中降低功耗的相关知识在求职攻略| IO的时序约束该如何设置中主要讲了动态功耗,可以知道时钟门控(在不工作时关闭时钟)是一种降低动态功耗的有效手段,所以D选项错误。今天我们主要讲一讲静态功耗,主要包括静态直流功耗和漏电流功耗。静态直流功耗:是指在电路稳定时由于各种泄漏电流的存在,使得电路存在静态功耗,它是由电源到地的电流所形成的功耗;晶体管微缩到一定程度以后量子隧穿效应(指像电子等微观粒子能够穿入或穿越位势垒的量子行为)开始慢慢介入,使得晶体管漏电现象开始严重,动态功耗不再是总功耗预算中的主要因素,而漏电功耗则占了预算的绝大部分。漏电现象的出现打破了原先登纳德所提出的定律。功耗增大除了更费电不环保之外,带来的最大问题是增加的功耗会转化为热量。在微小的芯片面积上大量功耗密集堆积会导致温度急剧增加。如果散热做的不好,芯片的寿命将大大减少甚至变得不稳定。以FPGA芯片为例,在正常工作中FPGA消耗的总功耗由器件的静态功耗、动态功耗和I/O功耗构成。静态功耗也叫待机功耗(Standby Power),是芯片处于上电状态,但是内部电路没有工作(也就是内部电路没有翻转)时消耗的功耗;而所谓动态功耗是指由于内部电路翻转所消耗的功耗;I/O功耗是I/O翻转时,对外部负载电容进行充放电所消耗的功耗。芯片的静态功耗是芯片处于待机状态下所消耗的功耗,它主要由芯片内部的漏电流产生。在高速的40nm器件中(如Stratic IV),芯片的漏电流相对来说较大,因此静态功耗成为主要的电源功耗,也叫漏电功耗(Leakage Power)。所以我们要想办法尽可能减小这种功耗。主要有以下几种方法:DPM动态电源管理技术:动态电源管理主要依据设备工作负载的变化切换器工作状态以达到系统功耗最小化。DVFS动态电压频率调整技术:本质上是一种低功耗技术,目的是根据的芯片当时的实际功耗需要设定工作电压和时钟频率,这样可以保证提供的功率既满足要求又不会性能过剩,从而可以降低功耗,所以B选项正确。DVFS技术利用了CMOS芯片的特性,CMOS芯片的能量消耗正比于电压的平方和时钟频率。DVFS技术是以延长任务执行时间为代价来达到减少系统能量消耗的目的,体现了功耗与性能之间的权衡。然而不管是电压调节还是频率调节,都会造成系统性能的损失,并增加系统的响应延迟。电源门控:是一种在65nm和45nm工艺节点将发挥更重要作用的技术。电源门控(有人也称为电源关断)需要插入开关来关断非活动功能块的电源,所以A选项正确。不过电源门控有好的一面,也有不太好的一面。它能显著地减少漏电功能一到三个数量级,对那些要求超低漏电流的设计师来说,他们需要某种电源门控技术不太好的消息是电源门控会给设计流程带来很大的复杂性。除了必须指出在那里放置电源开关外,你必须指出将它们做成多大或多小。开关越大,它们在性能方面的代价就越低。但较大的开关会占用更多的面积,并降低漏电减少幅度。较小的开关可以节省面积,但性能受损较多,但可以减少更多的漏电流。电源关断开关还可能严重影响芯片的底层规划,电源门控芯片上的模块的电源轨必须与非电源门控域分隔开来。如果非电源门控域不止一到两个,那么对底层规划来说确实是个头疼的问题。电源关断开关还会造成浪涌电流和唤醒时间问题。在关闭一个模块的电源开关时,如果没有正确地管理,浪涌电流可能足够大到损坏芯片。最后,电源关断开关还会带来一系列与功能验证有关的问题。多核处理器:在没有解决晶体管漏电的问题之前,单纯的增加芯片的时钟频率因为随之而来的散热问题而变得不再现实。于是芯片研究商们开始纷纷停止高频芯片的研发,转而向低频多核的架构开始研究,用更多但频率更低的核心来替代一个高频率的核心。这种具备多个运算核心的片上系统就是片上多核系统。DFS(动态频率调整)本身不是涉及功耗相关的名词,而是雷达通信中才会用到的,所以C选项错误。28、下面电路亚稳态描述不正确的是:( )。(多选)亚稳态在实际电路中是存在的,最终会保持0或者1一个确定的值,但究竟是0还是1是不确定的,所以要尽可能避免亚稳态的产生。而我们在仿真时的不定态X(在ModelSim仿真中的蓝色波形)在实际电路中是不存在的,两者不要混淆,所以B选项不正确。 增加同步拍数是可以降低亚稳态发生的概率,但是两拍之后降低的效果就不明显了,所以D选项也正确。关于这个我们给大家补充一些相关知识,在解决单bit跨时钟域问题时我们还可以设置Xilinx的开发工具Vivado的综合属性,在定义打拍的寄存器前加综合属性(* ASYNC_REG="true" *),这样能够使打拍的两个寄存器在布局时会被放置在同一个SLICE内,从而减少线延迟对时序的影响,(详细请参考UG901)。
Xilinx还有专门提供了用于解决跨时钟域的参数化宏(XPM,用法和IP一样),在Vivado的Language Templetes 中搜索XPM_CDC即可找到(详细请参考UG953)。
下期预告
填空题:29、芯片管脚中,有些控制信号为了过滤输入信号的噪声,需要使用从高到低和从低到高有不同阀值的门电路来保证芯片的正常功能,具有此功能的门电路是( )。
30、典型的5级流水线RSIC结构中,5级流水线的功能分别是取指、( )、( )、( )、写回。
31、请写出下图所示X(s)到Y(s)的传递函数,Y(s)/X(s)=( )。
选择题:32、一款芯片含有CPU(包含Cache、MMU),DDR控制器,BOOTROM。此芯片启动时,初始化代码在跳到main函数之前,通常会执行哪些操作?A、初始化stack指针寄存器B、Reset Entry埋入跳转指令或者跳转地址C、对MMU以及Cache进行配置D、对DDR进行初始化目前,我们正在通过大疆硬件岗和FPGA逻辑岗的题目,为大家带来笔试题的解析,以及知识的补充。如果有想要解析的题目,可以发给达尔闻安排。同时,欢迎加入达尔闻求职技术交流群,进群方式:添加妮姐微信(459888529),并备注求职,即可邀请进群。
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